论文总字数：29761字

摘 要

现如今，无线通讯技术正以飞快的速度发展。在整个系统中，射频接收机位于最前端。分频器在基于锁相环的频率合成器中是一个重要的模块。在无线收发机射频前端芯片中，频率综合成器是一个关键模块。锁相环可以自动比对输出信号和参考信号，其输出信号的相位可由生成的误差来进行调节，这样即可有效控制相位误差，使之和参考信号的频率相一致^[1][1]。所以，对于噪声特性以及锁相环频率合成器行为模型的研究就体现得非常重要。

本课题主要包括两个方面的内容。第一个内容是噪声模型和电路行为级仿真，在双z变换C语言的基础之上，行为级仿真模型准确分析数学模型和电路逻辑关系，实现了快速行为仿真模型，这可以被使用在高阶锁相环上。接着，用两个晶体管级仿真加上电源噪声信号得出相应结果。最后，验证行为级模型的可行性，可以比较分析两种方式下的噪声性能。

本文除了分析环路带宽在整数频率合成器中的限制问题，还从原理上分析了小数频率合成器以及-调制器，同时对锁相环式频率合成器的分类、结构及应用进行了介绍，并说明了一些指标，这些指标能够用来评价其性能。

关键词：整数分频器、锁相环、频率合成器、行为仿真、相位噪声、-调制器

The system-level design of radio frequency

phase-locked loop frequency synthesizer

BS Candidate: CongyueYin

Supervisor: Dr. Lu Tang

Abstract

Nowadays, wireless communications technology is developing rapidly. Throughout the system, the radio frequency receiver located in the front end. Frequency divider based on phase-locked loop frequency synthesizer is an important module. Wireless transceiver RF front-end chip, RF generator is a key module. PLL is a phase error control circuit which compares the output signal of the reference with the output signal of the phase. According to the error signal, it will balance the phase of output signal so as to achieve the same frequency as the reference signal. So, the study for noise and phase-locked loop frequency synthesizer model is very important.

This project includes two components. First is noise model and circuit-level simulation, double z transform in c language based on behavioral simulation model mathematical model for accurate analysis of logic and circuits, enables fast simulation model, which can be used in the high-order phase locked loop. Then, with two transistor-level simulation results obtained with power supply noise signal. Finally, verify the feasibility of behavioral models,it can compare and analyse the noise in two ways.

In addition to analysis of loop bandwidth limitations in the integer frequency synthesizer, and principle analysis of the fractional frequency synthesizer and Sigma-Delta modulator , and the phase-locked loop frequency synthesizer classification, structure and applications are introduced, and a number of indicators.these indicators can be used to evaluate their performance.

Keywords: integer divider; Phase-Locked Loop; Frequency synthesizer; behavioral simulation; phase noise; Sigma-Delta modulator

目录

摘要 I

Abstract II

目录 III

第一章 绪论 1

1.1课题概述 1

1.1.1锁相环技术简介 1

1.1.2研究背景 1

1.2论文组织结构 2

第二章 锁相环频率合成器的基本理论 3

2.1引言 3

2.2锁相环频率合成器的基本原理 3

2.2.1 锁相环频率合成器的结构 3

2.2.2 锁相环频率合成器的应用 5

2.2.3 锁相环频率合成器的分类 5

2.3锁相环频率合成器的部件 6

2.3.1鉴相器与鉴频鉴相器 6

2.3.2电荷泵（CP） 7

2.3.3压控振荡器（VCO） 7

2.3.4低通滤波器（LPF） 7

2.3.5下分频模块 8

2.4锁相环频率合成器的参数及性能标准 8

2.4.1 相位噪声（Phase Noise） 8

2.4.2 杂散（spur） 8

2.4.3 调谐范围（Tuning Range） 8

2.4.4 频率精度（Frequency Accuracy） 9

2.4.5 频率分辨率（Frequency Resolution） 9

2.4.6 锁定时间（Locking Time） 9

2.5小结 9

第三章 锁相环频率合成器的系统设计 - 10 -

3.1引言 - 10 -

3.2锁相环频率合成器的系统结构模型 - 10 -

3.2.1鉴频鉴相器的结构模型 - 11 -

3.2.2电荷泵的结构模型 - 12 -

3.2.3压控振荡器和下分频模块的结构模型 - 12 -

3.2.4低通滤波器的结构模型 -12 -

3.3 锁相环频率合成器噪声精度验证原理与方法 - 13 -

3.3.1相位噪声的定义 - 13 -

3.3.2锁相环频率合成器的噪声性能分析 - 13 -

3.3.3噪声精度验证原理与方法 - 15 -

3.4不同幅度下，频率相同噪声精度验证 - 15 -

3.4.1 幅度50mV - 16 -

3.4.2 幅度100mV - 16 -

3.5滤波器参数不变，保持带宽相对稳定的验证 - 17 -

3.6 小结 - 27 -

第四章 小数调制器的设计 - 28 -

4.1Σ-Δ调制技术 - 28 -

4.1.1量化（Quantization） - 28 -

4.1.2 过采样技术与噪声整形技术 - 30 -

4.1.3 -调制器（Sigma-Delta Modulator） - 31 -

4.2小数调制器的结构 - 32 -

4.2.1 MASH1-1-1结构 - 32 -

4.2.2 Single-Loop结构 - 33 -

4.3基于MASH1-1-1结构的小数调制器设计 - 35 -

4.3.1 MASH1-1-1结构的设计 - 35 -

4.3.2仿真和分析 - 36 -

4.4小结 - 38 -

第五章 总结 - 39 -

5.1工作总结 - 39 -

5.2工作展望 - 39 -

参考文献（References） - 40 -

第一章 绪论

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