论文总字数：24785字

摘 要

本文基于存内计算技术，设计了一款多功能的SRAM芯片，可以实现存储及简单的计算功能，可应用于神经网络加速器中。其中存储的基本结构使用的是一个由8个晶体管构成的一个锁存结构，能够实现静态的存储以及写入读出的功能，继而由这个基本结构可以构成多位的存储器；计算主要是实现加法和传输功能，根据脉冲宽度的不同来表示不同大小的数，利用的是脉冲宽度调制的模拟计算，通过对于输出脉宽和输入脉宽变化的比较，从而实现计算。

本论文的主要工作包括：（1）设计一个8T的静态存储结构，可以实现1 bit的0和1的存储、写入及读取；（2）设计一个cell的结构，可以实现8×8 bit的存储、写入及读取，并由4个cell结构形成一个block结构，从而增加存储和计算的个数；（3）基于脉冲宽度调制，设计一个计算单元，脉冲宽度可增加0-15个单位调制时间，把一个8bit的数字分为高4位和低4位分别计算以提高计算的精度；（4）设计一个延时链，可实现加法计算和通过功能；（5）设计合适的逻辑结构，来进行功耗的优化；（6）进行功能验证及功耗验证。

最后验证计算误差在10%以内，功耗有明显的降低。

关键词：存内计算，神经网络，脉冲宽度调制，低功耗

Abstract

Based on in-memory computing technology, this paper designs a multi-functional SRAM chip, which can realize storage and simple calculation functions, and can be applied in neural network accelerator. The basic structure of storage is a latch structure consisting of eight transistors, which can realize static storage and write-read function, and then a multi-bit memory can be constructed by this basic structure. The calculation mainly realizes the addition and transmission function, which represents the number of different sizes according to the difference of pulse width, and uses the simulation of pulse width modulation. By comparing the changes of output pulse width and input pulse width, the calculation can be realized.

The main work of this paper includes: (1) designing an 8T static storage structure, which can store, write and read 1 bit 0 and 1; (2) designing a cell structure, which can store, write and read 8 x 8 bit, and forming a block structure from four cell structures to increase the number of storage and computation; (3) Based on pulse width modulation, a computing unit is designed. The pulse width can be increased by 0-15 unit modulation time, and an 8-bit number is divided into four high bits and four low bits to improve the accuracy of calculation; (4) Design a delay chain to realize additive calculation and pass function; (5) Design a suitable logical structure to optimize power consumption; (6) Functional verification and power consumption verification.

Finally, the calculation error is less than 10%, and the power consumption is obviously reduced.

KEY WORDS: In-memory Computing, Neural Network, Pulse Width Modulation, Low Power Consumption

目 录

摘 要 I

Abstract II

第一章 绪论 1

1.1 选题背景 1

1.2 国内外研究现状 2

1.3 本文组织架构 3

第二章 存储单元的设计 4

2.1 SRAM简介 4

2.2 基本存储单元的设计 5

2.2.1 原始的6T方案 5

2.2.2 改进的8T方案 6

2.3 模块的构成 7

2.4 本章小结 8

第三章 计算功能的实现 9

3.1 各种设计思路 9

3.1.1 数字计算、模拟计算及混合数字模拟计算 9

3.1.2 模拟计算方式的各种计算域 10

3.2 基于脉冲宽度调制的模拟计算 11

3.2.1 设计思路 11

3.2.2 设计指标 12

3.2.3 计算单元的设计 13

3.2.4 延时链的整体设计 14

3.2.5 权重载入单元 15

3.2.6 优化及改进 16

3.3 整体架构的实现 18

第四章 功能验证 20

4.1 计算验证 20

4.2 线性度验证 23

4.3 功耗验证 25

4.4 本章小结 27

第五章 总结与展望 28

5.1 总结 28

5.2 展望 28

参考文献 29

致 谢 31

第一章 绪论

1.1 选题背景

最近几年内，人工智能（Artificial Intelligence，AI）技术展现了其在多领域方面的独特优势，比如图像识别，面部检测，语音识别^[1]，文字处理等。人工智能最早可追溯到1943年，那一年数学家Walter Pitts和心理学家Warren McCulloch提出了莫科罗-彼特氏神经元模型（McCulloch-Pitts Neuron Model, MP模型）^[2]，此模型为神经网络的基本结构。2006年是深度学习的元年，提出了“深度信念网络”的概念^[3]，开启了多层神经网络相关的学习方法，从此以后神经网络的发展日新月异。

在人工智能的应用中，机器学习是十分重要的一环。在深度学习网络的实现中，一个最主要的挑战在于大量的运算和存储会消耗过多的能源与硬件资源。目前面临的发展瓶颈就是硬件提升的速度无法跟上神经网络前进的步伐。

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